Ich hoffe, ihr hattet eine besinnliche Weihnachtszeit
Mein Laptop ist noch nicht angekommen, aber noch ist das Jahr ja nicht um…
Samsung Electronics wird im Jahr 2018 seinen eigenen Halbleiter-Packaging-Prozess entwickeln, da das Unternehmen versucht, Foundry-Aufträge für Apples Application Processors zurückzugewinnen, die von TSMC im Jahr 2016 übernommen wurden.
Die südkoreanische ETNews berichtet, dass Samsung Electronics Semiconductor Business Department Investitionen tätigt, um das neue Fanout-Wafer Level Package (Fo-WLP)-Verfahren zu entwickeln. Ziel von Samsung Electronics ist es, bis 2019 ein Massenproduktionssystem für den neuen Prozess zu etablieren.
Kurz gesagt, die Verpackung schützt den Chip (Die), wenn er von einem Siliziumwafer geschnitten wird. Das Verfahren schützt den Chip vor Feuchtigkeit, Verunreinigungen und Stößen und liefert Signale an die Hauptplatine. Ziel ist es, die Fläche des Chips zu verkleinern, um weitere I/O (Input/Output)-Klemmen hinzufügen zu können.
Die Fan-out-Technologie zieht die Verkabelung außerhalb des Chips, was eine dünnere Gesamtverpackung und niedrigere Produktionskosten ermöglicht. Die FoWLP-Technologie ist eine Weiterentwicklung von Standard Wafer-Level-Gehäusen (WLPs), die entwickelt wurden, um eine Lösung für Halbleiterbauelemente zu bieten, die einen höheren Integrationsgrad und eine größere Anzahl externer Kontakte erfordern. Es bietet eine kleinere Gehäusefläche mit höherem Input/Output (I/O) bei gleichzeitig verbesserter thermischer und elektrischer Leistung.
Bei herkömmlichen WLP-Schemata befinden sich die I/O-Klemmen über der Chip-Oberfläche. Bei dieser Methode ist die Anzahl der I/O-Verbindungen begrenzt.
FOWLP nimmt einzelne Matrizen und bettet sie in ein kostengünstiges Material ein, wie z.B. Epoxidharz-Formmasse (EMC), wobei zwischen den Matrizen Platz für zusätzliche E/A-Anschlusspunkte vorgesehen ist – so wird der Einsatz von relativ teuren Si-Immobilien für eine hohe E/A-Zahl vermieden. Redistribution Layers (RDL) werden unter Verwendung von PVD Seed Deposition und anschließender Galvanik/Patterning gebildet, um I/O-Verbindungen auf der Matrize zu den Formverbundbereichen in der Peripherie umzuleiten.
TSMC war das erste Unternehmen der Welt, das die Fo-WLP-Technologie für APs kommerzialisierte und konnte Aufträge für die 16nm A10s-Chips für das iPhone 7 und die 10nm A11s für das iPhone 8 gewinnen. TSMC nennt seinen Verpackungsprozess Fo-WLP.